DDR SDRAM控制器的FPGA實(shí)現(xiàn)
摘要：ＤＤＲ ＳＤＲＡＭ高容量和快速度的優(yōu)點(diǎn)使它獲得了廣泛的應(yīng)用，但是其接口與目前廣泛應(yīng)用的微處理器不兼容。介紹了一種通用的ＤＤＲ ＳＤＲＡＭ控制器的設(shè)計(jì)，從而使得ＤＤＲ ＳＤＲＡＭ能應(yīng)用到微處理器中去。關(guān)鍵詞：ＤＤＲ ＳＤＲＡＭ控制器 延時鎖定回路 ＦＰＧＡ
ＤＤＲ ＳＤＲＡＭ是建立在ＳＤＲＡＭ的基礎(chǔ)上的，但是速度和容量卻有了提高。首先，它使用了更多的先進(jìn)的同步電路。其次，它使用延時鎖定回路提供一個數(shù)據(jù)濾波信號。當(dāng)數(shù)據(jù)有效時，存儲器控制器可使用這個數(shù)據(jù)濾波信號精確地定位數(shù)據(jù)，每１６位輸出一次，并且同步來自不同的雙存儲器模塊的數(shù)據(jù)。
ＤＤＲ ＳＤＲＡＭ不需要提高時鐘頻率就能加倍提高ＳＤＲＡＭ的速度，因?yàn)樗试S在時鐘脈沖的上升沿和下降沿讀寫數(shù)據(jù)。至于地址和控制信號，還是跟傳統(tǒng)的ＳＤＲＡＭ一樣，在時鐘的上升沿進(jìn)行傳輸。
由于微處理器、ＤＳＰ等不能直接使用ＤＤＲ ＳＤＲＡＭ，所以本文介紹一種基于ＦＰＧＡ的ＤＤＲ ＳＤＲＡＭ控制電路。
圖1 DDR SDRAM控制器邏輯圖
１ ＤＤＲ ＳＤＲＡＭ控制器的設(shè)計(jì)
１．１總體邏輯圖
ＤＤＲ ＳＤＲＡＭ控制器的總體邏輯圖如圖１所示。主要由ＤＤＲ控制模塊（Ｃｏｎｔｒｏｌｌｅｒ）、ＤＤＲ接口模塊?ｄｄｒ＿ｉｎｔｅｒｆａｃｅ?以及延時鎖定回路模塊（ＤＬＬ）三部分組成。下面詳細(xì)介紹各個模塊的設(shè)計(jì)。
１．２ ＤＤＲ控制模塊的設(shè)計(jì)
ＤＤＲ控制模塊包含了主要的狀態(tài)轉(zhuǎn)換。處理器通過ｓｙｓ＿ｃｍｄ對ＤＤＲ控制模塊寫入命令，完成總線仲裁、解釋命令、時序分配等任務(wù)。當(dāng)ＤＤＲ接口模塊對ＤＤＲ ＳＤＲＡＲ數(shù)據(jù)讀寫時便進(jìn)行控制。
控制器的狀態(tài)機(jī)如圖２所示�？刂破鏖_始設(shè)置在空閑（Ｉｄｌｅ）狀態(tài)，接下去的狀態(tài)根據(jù)控制命令的不同可以是預(yù)充電?Ｐｒｅｃｈａｒｇｅ?、導(dǎo)入模式寄存器?Ｌｏａｄ Ｍｏｄｅ Ｒｅｇｉｓｔｅｒ?、刷新?Ｒｅｆｒｅｓｈ?、有效?Ａｃｔｉｖｅ?等狀態(tài)。要進(jìn)入讀寫數(shù)據(jù)狀態(tài)，必須先經(jīng)過有效狀態(tài)。讀數(shù)據(jù)時，狀態(tài)機(jī)由有效狀態(tài)轉(zhuǎn)換為讀準(zhǔn)備狀態(tài)? 然后根據(jù)指令進(jìn)入讀狀態(tài)�？刂颇K保持在讀狀態(tài)直到脈沖終止命令觸發(fā)或者數(shù)據(jù)讀完。寫的過程與讀類似，在后面的接口模塊中將詳細(xì)介紹。
１．３ ＤＤＲ接口模塊
ＤＤＲ接口模塊負(fù)責(zé)維持外部信號、ＤＤＲ控制器與ＤＤＲ ＳＤＲＡＭ之間的雙向數(shù)據(jù)總線信號，保證數(shù)據(jù)和命令能送達(dá)ＤＤＲ ＳＤＲＡＭ。
圖３給出了讀寫操作的數(shù)據(jù)流框圖。對寫周期而言，１２８位的ｓｙｓ＿ｄａｔａ＿ｉ被ｆｐｇａ＿ｃｌｋ２ｘ分頻為６４位的數(shù)據(jù)，通過ｌａｃ＿ｃｌｋ選擇高低位。為了減小輸入輸出的延遲，數(shù)據(jù)在進(jìn)出模塊時都將被保存在輸入輸出寄存器中。ｄｄｒ＿ｗｒｉｔｅ＿ｅｎ產(chǎn)生ｄｄｒ＿ｄｑ所需的三態(tài)信號。
對于寫周期而言，６４位的ｄｄｒ＿ｄｑ信號在輸入輸出寄存器被ｆｐｇａ＿ｃｌｋ２ｘ觸發(fā)裝配成１２８位的信號，其中低位信號在下降沿時被裝配，高位信號在上升沿時被裝配。
圖４給出了一個典型的寫操作的波形圖。在Ｔ１期間，寫命令、地址和第一個１
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